Podręcznik użytkownika konfiguracji kontrolera Microsemi SmartFusion2 FPGA Fabric DDR
Wstęp
Układ FPGA SmartFusion2 ma dwa wbudowane kontrolery DDR – jeden dostępny poprzez MSS (MDDR), a drugi przeznaczony do bezpośredniego dostępu z FPGA Fabric (FDDR). Zarówno MDDR, jak i FDDR kontrolują pamięci DDR poza chipem.
Aby w pełni skonfigurować kontroler Fabric DDR, musisz:
- Użyj konfiguratora kontrolera pamięci zewnętrznej DDR DDR, aby skonfigurować kontroler DDR, wybierz interfejs magistrali ścieżki danych (AXI lub AHBLite) i wybierz częstotliwość zegara DDR oraz częstotliwość zegara ścieżki danych tkaniny.
- Ustaw wartości rejestrów kontrolera DDR, aby odpowiadały charakterystyce zewnętrznej pamięci DDR.
- Utwórz instancję Fabric DDR jako część aplikacji użytkownika i wykonaj połączenia ścieżki danych.
- Podłącz interfejs konfiguracyjny APB kontrolera DDR zgodnie z definicją rozwiązania Peripheral Inicjalizacja.
Konfigurator kontrolera kontrolera pamięci zewnętrznej DDR DDR
Konfigurator pamięci zewnętrznej DDR (FDDR) służy do konfigurowania ogólnej ścieżki danych i parametrów zewnętrznej pamięci DDR dla kontrolera Fabric DDR.
Rysunek 1-1 • Koniec konfiguratora FDDRview
Ustawienia pamięci
Użyj ustawień pamięci, aby skonfigurować opcje pamięci w MDDR.
- Typ pamięci – LPDDR, DDR2 lub DDR3
- Szerokość danych – 32-bitowy, 16-bitowy lub 8-bitowy
- Częstotliwość zegara – Dowolna wartość (dziesiętna/ułamkowa) w zakresie od 20 MHz do 333 MHz
- SECDED Włączono ECC - Włączone lub wyłączone
- Mapowanie adresów – {WIERSZ,BANK,KOLUMNA},{BANK,WIERSZ,KOLUMNA}
Ustawienia interfejsu sieci szkieletowej
Interfejs sieciowy FPGA – Jest to interfejs danych pomiędzy FDDR a konstrukcją FPGA. Ponieważ FDDR jest kontrolerem pamięci, ma być urządzeniem podrzędnym na magistrali AXI lub AHB. Master magistrali inicjuje transakcje magistrali, które z kolei są interpretowane przez FDDR jako transakcje pamięciowe i przekazywane do zewnętrznej pamięci DDR. Opcje interfejsu FDDR Fabric to:
- Korzystanie z interfejsu AXI-64 – Jeden master uzyskuje dostęp do FDDR poprzez 64-bitowy interfejs AXI.
- Korzystanie z pojedynczego interfejsu AHB-32 – jeden master uzyskuje dostęp do FDDR poprzez pojedynczy 32-bitowy interfejs AHB.
- Korzystanie z dwóch interfejsów AHB-32 – Dwóch masterów uzyskuje dostęp do FDDR za pomocą dwóch 32-bitowych interfejsów AHB.
Dzielnik zegara FPGA – Określa stosunek częstotliwości pomiędzy zegarem kontrolera DDR (CLK_FDDR) a zegarem sterującym interfejsem szkieletowym (CLK_FIC64). Częstotliwość CLK_FIC64 powinna być równa częstotliwości podsystemu AHB/AXI podłączonego do interfejsu magistrali FDDR AHB/AXI. Na przykładample, jeśli masz pamięć DDR RAM pracującą z częstotliwością 200 MHz, a podsystem Fabric/AXI działa z częstotliwością 100 MHz, musisz wybrać dzielnik 2 (Rysunek 1-2).
Rysunek 1-2 • Ustawienia interfejsu Fabric – Umowa dotycząca interfejsu AXI i dzielnika zegara FDDR
Użyj tkaniny PLL ZAMEK – Jeżeli CLK_BASE pochodzi z Fabric CCC, można podłączyć wyjście Fabric CCC LOCK do wejścia FDDR FAB_PLL_LOCK. CLK_BASE nie jest stabilny, dopóki Fabric CCC nie zostanie zablokowany. Dlatego Microsemi zaleca przytrzymanie FDDR w stanie resetu (tj. potwierdzenie wejścia CORE_RESET_N) do czasu, aż CLK_BASE będzie stabilne. Wyjście LOCK Fabric CCC wskazuje, że zegary wyjściowe Fabric CCC są stabilne. Zaznaczając opcję Użyj FAB_PLL_LOCK, możesz odsłonić port wejściowy FAB_PLL_LOCK FDDR. Następnie można podłączyć wyjście LOCK modułu Fabric CCC do wejścia FAB_PLL_LOCK modułu FDDR.
Siła napędu I/O
Wybierz jedną z następujących mocy dysków dla wejść/wyjść DDR:
- Połowa mocy napędu
- Pełna siła napędowa
W zależności od typu pamięci DDR i wybranej siły we/wy, Libero SoC ustala standard DDR we/wy dla twojego systemu FDDR w następujący sposób:
| Typ pamięci DDR | Połowa mocy napędu | Pełna siła napędowa |
| DDR3 | SSTL15I | SSTL15II |
| DDR2 | SSTL18I | SSTL18II |
| LPDDR | LPDRI | LPDRII |
Włącz przerwania
FDDR może wywoływać przerwania, gdy spełnione są określone wcześniej warunki. Zaznacz opcję Włącz przerwania w konfiguratorze FDDR, jeśli chcesz używać tych przerwań w swojej aplikacji.
To ujawnia sygnały przerwań w instancji FDDR. Możesz podłączyć te sygnały przerwań zgodnie z wymaganiami projektu. Dostępne są następujące sygnały przerwań i ich warunki wstępne:
- FIC_INT – Generowane w przypadku błędu w transakcji pomiędzy Masterem a FDDR
- IO_CAL_INT – Umożliwia ponowną kalibrację wejść/wyjść DDR poprzez zapis do rejestrów kontrolera DDR poprzez interfejs konfiguracyjny APB. Po zakończeniu kalibracji to przerwanie jest zgłaszane. Szczegółowe informacje na temat ponownej kalibracji we/wy można znaleźć w Podręczniku użytkownika Microsemi SmartFusion2.
- PLL_LOCK_INT – Wskazuje, że FDDR FPLL został zablokowany
- PLL_LOCKLOST_INT – Wskazuje, że FDDR FPLL utracił blokadę
- FDDR_ECC_INT – Wskazuje, że wykryto błąd jedno- lub dwubitowy
Częstotliwość zegara tkaniny
Obliczenie częstotliwości zegara na podstawie bieżącej częstotliwości zegara i dzielnika CLOCK, wyświetlanego w MHz.
Częstotliwość zegara tkaniny (w MHz) = częstotliwość zegara / dzielnik zegara
Szerokość pasma pamięci
Obliczenie przepustowości pamięci na podstawie bieżącej wartości częstotliwości zegara w Mb/s.
Przepustowość pamięci (w Mb/s) = 2 * Częstotliwość zegara
Całkowita przepustowość
Obliczenie całkowitej przepustowości na podstawie bieżącej częstotliwości zegara, szerokości danych i dzielnika zegara w Mb/s.
Całkowita przepustowość (w Mb/s) = (2 * częstotliwość zegara * szerokość danych) / dzielnik zegara
Konfiguracja kontrolera FDDR
Jeśli używasz kontrolera Fabric DDR w celu uzyskania dostępu do zewnętrznej pamięci DDR, kontroler DDR musi zostać skonfigurowany w czasie wykonywania. Odbywa się to poprzez zapisanie danych konfiguracyjnych do dedykowanych rejestrów konfiguracyjnych kontrolera DDR. Te dane konfiguracyjne zależą od charakterystyki zewnętrznej pamięci DDR i aplikacji. W tej sekcji opisano sposób wprowadzania tych parametrów konfiguracyjnych do konfiguratora kontrolera FDDR oraz sposób zarządzania danymi konfiguracyjnymi w ramach ogólnego rozwiązania do inicjowania urządzeń peryferyjnych. Szczegółowe informacje na temat rozwiązania dotyczącego inicjalizacji urządzeń peryferyjnych można znaleźć w Podręczniku użytkownika dotyczącego inicjalizacji urządzeń peryferyjnych.
Rejestry kontrolne DDR Fabric
Kontroler Fabric DDR ma zestaw rejestrów, które należy skonfigurować w czasie wykonywania. Wartości konfiguracyjne dla tych rejestrów reprezentują różne parametry (npample, tryb DDR, szerokość PHY, tryb seryjny, ECC itp.). Szczegółowe informacje na temat rejestrów konfiguracyjnych kontrolera DDR można znaleźć w Podręczniku użytkownika Microsemi SmartFusion2.
Konfiguracja rejestrów Fabric DDR
Użyj kart Inicjalizacja pamięci (Rysunek 2-1) i Timing pamięci (Rysunek 2-2), aby wprowadzić parametry odpowiadające pamięci DDR i aplikacji. Wartości wprowadzane w tych zakładkach są automatycznie tłumaczone na odpowiednie wartości rejestrów. Kiedy klikniesz konkretny parametr, odpowiadający mu rejestr zostanie opisany w oknie opisu rejestru (Rysunek 1-1 na stronie 4).
Rysunek 2-1 • Konfiguracja FDDR – zakładka Inicjalizacja pamięci
Rysunek 2-2 • Konfiguracja FDDR – zakładka Taktowanie pamięci
Importowanie konfiguracji DDR Files
Oprócz wprowadzania parametrów pamięci DDR za pomocą zakładek Inicjalizacja pamięci i Czas, można importować wartości rejestrów DDR z pliku a file. W tym celu kliknij przycisk Importuj konfigurację i przejdź do tekstu file zawierające nazwy i wartości rejestrów DDR. Rysunek 2-3 przedstawia składnię konfiguracji importu.
Rysunek 2-3 • Konfiguracja rejestru DDR File Składnia
Notatka: Jeśli zdecydujesz się importować wartości rejestrów zamiast wprowadzać je za pomocą GUI, musisz określić wszystkie niezbędne wartości rejestrów. Szczegółowe informacje można znaleźć w Podręczniku użytkownika SmartFusion2
Eksportowanie konfiguracji DDR Files
Możesz także wyeksportować aktualne dane konfiguracyjne rejestru do pliku tekstowego file. Ten file będzie zawierać wartości rejestrów, które zaimportowałeś (jeśli istnieją), a także te, które zostały obliczone na podstawie parametrów GUI wprowadzonych w tym oknie dialogowym.
Jeśli chcesz cofnąć zmiany wprowadzone w konfiguracji rejestru DDR, możesz to zrobić za pomocą opcji Przywróć domyślne. Spowoduje to usunięcie wszystkich danych konfiguracyjnych rejestru i konieczne będzie ponowne zaimportowanie lub wprowadzenie tych danych. Dane zostaną zresetowane do wartości resetu sprzętowego.
Wygenerowane dane
Kliknij OK, aby wygenerować konfigurację. Na podstawie danych wprowadzonych na kartach Ogólne, Czas pamięci i Inicjowanie pamięci, konfigurator FDDR oblicza wartości dla wszystkich rejestrów konfiguracyjnych DDR i eksportuje te wartości do projektu oprogramowania sprzętowego i symulacji fileS. Eksportowane file składnia jest pokazana na rysunku 2-4.
Rysunek 2-4 • Wyeksportowana konfiguracja rejestru DDR File Składnia
Oprogramowanie sprzętowe
Podczas generowania SmartDesign, następujące files są generowane w katalogu /firmware/drivers_config/sys_config. Te files są wymagane do prawidłowego skompilowania rdzenia oprogramowania układowego CMSIS i zawierają informacje dotyczące bieżącego projektu, w tym dane dotyczące konfiguracji peryferii i informacje o konfiguracji zegara dla MSS. Nie edytuj tych files ręcznie, ponieważ są one odtwarzane za każdym razem, gdy regenerowany jest projekt główny.
- sys_config.c
- sys_config.h
- sys_config_mddr_define.h – dane konfiguracyjne MDDR.
- sys_config_fddr_define.h – dane konfiguracyjne FDDR.
- sys_config_mss_clocks.h – konfiguracja zegarów MSS
Symulacja
Podczas generowania SmartDesign powiązanego z Twoim MSS, następująca symulacja files są generowane w katalogu /simulation:
- test.bfm – BFM na najwyższym poziomie file który jest wykonywany po raz pierwszy podczas dowolnej symulacji wykorzystującej procesor SmartFusion2 MSS Cortex-M3. Wykonuje pliki peryferyjne.bfm i user.bfm, w tej kolejności.
- peryferia_init.bfm – Zawiera procedurę BFM, która emuluje funkcję CMSIS::SystemInit() uruchamianą na Cortex-M3 przed wejściem do procedury main(). Kopiuje dane konfiguracyjne dowolnego urządzenia peryferyjnego użytego w projekcie do odpowiednich rejestrów konfiguracyjnych peryferii, a następnie czeka, aż wszystkie urządzenia peryferyjne będą gotowe, zanim potwierdzi, że użytkownik może z nich korzystać.
- FDDR_init.bfm – Zawiera polecenia zapisu BFM, które symulują zapis danych rejestru konfiguracyjnego Fabric DDR wprowadzonych (za pomocą okna dialogowego Edytuj rejestry) do rejestrów kontrolera DDR.
- użytkownik.bfm – Przeznaczone dla poleceń użytkownika. Możesz symulować ścieżkę danych, dodając w niej własne polecenia BFM file. Komendy w tym file zostanie wykonany po zakończeniu peryferyjnego_init.bfm.
Korzystanie z files powyżej, ścieżka konfiguracji jest symulowana automatycznie. Wystarczy edytować plik user.bfm file do symulacji ścieżki danych. Nie edytuj pliku test.bfm, peryferia_init.bfm ani MDDR_init.bfm files jak te files są odtwarzane za każdym razem, gdy regenerowany jest projekt główny.
Ścieżka konfiguracji Fabric DDR
Rozwiązanie do inicjowania urządzeń peryferyjnych wymaga, aby oprócz określenia wartości rejestru konfiguracyjnego Fabric DDR skonfigurować ścieżkę danych konfiguracyjnych APB w MSS (FIC_2). Funkcja SystemInit() zapisuje dane do rejestrów konfiguracyjnych FDDR poprzez interfejs FIC_2 APB.
Notatka: Jeśli korzystasz z programu System Builder, ścieżka konfiguracji jest ustawiana i łączona automatycznie.
Rysunek 2-5 • Konfigurator FIC_2 powyżejview
Aby skonfigurować interfejs FIC_2:
- Otwórz okno dialogowe konfiguratora FIC_2 (Rysunek 2-5) z konfiguratora MSS.
- Wybierz opcję Inicjuj urządzenia peryferyjne za pomocą Cortex-M3.
- Upewnij się, że MSS DDR jest zaznaczone, podobnie jak bloki Fabric DDR/SERDES, jeśli ich używasz.
- Kliknij OK, aby zapisać ustawienia. Spowoduje to odsłonięcie portów konfiguracyjnych FIC_2 (interfejsy zegara, resetowania i magistrali APB), jak pokazano na rysunku 2-6.
- Wygeneruj MSS. Porty FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK i FIC_2_APB_M_RESET_N) są teraz dostępne w interfejsie MSS i można je podłączyć do CoreSF2Config i CoreSF2Reset zgodnie ze specyfikacją rozwiązania peryferyjnego inicjowania
Rysunek 2-6 • Porty FIC_2
Opis portu
Porty rdzenia FDDR
Tabela 3-1 • Porty rdzenia FDDR
| Nazwa portu | Kierunek | Opis |
| CORE_RESET_N | IN | Reset kontrolera FDDR |
| CLK_BASE | IN | Zegar interfejsu FDDR Fabric |
| FPLL_LOCK | NA ZEWNĄTRZ | Wyjście blokady FDDR PLL – wysokie, gdy FDDR PLL jest zablokowane |
| CLK_BASE_PLL_LOCK | IN | Wejście blokady PLL tkaniny. To wejście jest widoczne tylko wtedy, gdy wybrana jest opcja Użyj FAB_PLL_LOCK. |
Przerywanie portów
Ta grupa portów jest widoczna po wybraniu opcji Włącz przerwania.
Tabela 3-2 • Porty przerwań
| Nazwa portu | Kierunek | Opis |
| PLL_LOCK_INT | NA ZEWNĄTRZ | Stwierdza, gdy FDDR PLL się blokuje. |
| PLL_LOCKLOST_INT | NA ZEWNĄTRZ | Stwierdza utratę blokady FDDR PLL. |
| ECC_INT | NA ZEWNĄTRZ | Stwierdza, kiedy wystąpi zdarzenie ECC. |
| IO_CALIB_INT | NA ZEWNĄTRZ | Potwierdza zakończenie kalibracji we/wy. |
| FIC_INT | NA ZEWNĄTRZ | Stwierdza błąd w protokole AHB/AXI w interfejsie Fabric. |
Interfejs konfiguracyjny APB3
Tabela 3-3 • Interfejs konfiguracyjny APB3
| Nazwa portu | Kierunek | Opis |
| APB_S_PENABLE | IN | Slave Włącz |
| APB_S_PSEL | IN | Wybór niewolnika |
| APB_S_PWRITE | IN | Włącz zapis |
| APB_S_PADDR[10:2] | IN | Adres |
| APB_S_PWDATA[15:0] | IN | Zapisz dane |
| APB_S_PREADY | NA ZEWNĄTRZ | Niewolnik gotowy |
| APB_S_PSLVERR | NA ZEWNĄTRZ | Błąd niewolnika |
| APB_S_PRDATA[15:0] | NA ZEWNĄTRZ | Odczyt danych |
| APB_S_PRESET_N | IN | Resetowanie niewolnika |
| APB_S_PCLK | IN | Zegar |
Interfejs DDR PHY
Tabela 3-4 • Interfejs DDR PHY
| Nazwa portu | Kierunek | Opis |
| FDDR_CAS_N | NA ZEWNĄTRZ | KASY DRAM |
| FDDR_CKE | NA ZEWNĄTRZ | CKE DRAM |
| FDDR_CLK | NA ZEWNĄTRZ | Zegar, strona P |
| FDDR_CLK_N | NA ZEWNĄTRZ | Zegar, strona N |
| FDDR_CS_N | NA ZEWNĄTRZ | DRAM CSN |
| FDDR_ODT | NA ZEWNĄTRZ | DRAM ODT |
| FDDR_RAS_N | NA ZEWNĄTRZ | DRAM RASN |
| FDDR_RESET_N | NA ZEWNĄTRZ | Reset DRAM dla DDR3 |
| FDDR_WE_N | NA ZEWNĄTRZ | DRAM WEN |
| FDDR_ADDR[15:0] | NA ZEWNĄTRZ | Bity adresu Dram |
| FDDR_BA[2:0] | NA ZEWNĄTRZ | Adres banku Dram |
| FDDR_DM_RDQS[4:0] | WEJŚCIE | Dramowa maska danych |
| FDDR_DQS[4:0] | WEJŚCIE | Wejście/wyjście stroboskopowe danych Dram – strona P |
| FDDR_DQS_N[4:0] | WEJŚCIE | Dram Data Stroboskopowe wejście/wyjście – strona N |
| FDDR_DQ[35:0] | WEJŚCIE | Wejście/wyjście danych DRAM |
| FDDR_FIFO_WE_IN[2:0] | IN | FIFO w sygnale |
| FDDR_FIFO_WE_OUT[2:0] | NA ZEWNĄTRZ | Sygnał wyjściowy FIFO |
| FDDR_DM_RDQS ([3:0]/[1:0]/[0]) | WEJŚCIE | Dramowa maska danych |
| FDDR_DQS ([3:0]/[1:0]/[0]) | WEJŚCIE | Wejście/wyjście stroboskopowe danych Dram – strona P |
| FDDR_DQS_N ([3:0]/[1:0]/[0]) | WEJŚCIE | Dram Data Stroboskopowe wejście/wyjście – strona N |
| FDDR_DQ ([31:0]/[15:0]/[7:0]) | WEJŚCIE | Wejście/wyjście danych DRAM |
| FDDR_DQS_TMATCH_0_IN | IN | FIFO w sygnale |
| FDDR_DQS_TMATCH_0_OUT | NA ZEWNĄTRZ | Sygnał wyjściowy FIFO |
| FDDR_DQS_TMATCH_1_IN | IN | Sygnał FIFO (tylko 32-bitowy) |
| FDDR_DQS_TMATCH_1_OUT | NA ZEWNĄTRZ | Sygnał wyjściowy FIFO (tylko 32-bitowy) |
| FDDR_DM_RDQS_ECC | WEJŚCIE | Maska danych Dram ECC |
| FDDR_DQS_ECC | WEJŚCIE | Dram ECC Data Strobe Input/Output – strona P |
| FDDR_DQS_ECC_N | WEJŚCIE | Dram ECC Data Strobe Input/Output – strona N |
| FDDR_DQ_ECC ([3:0]/[1:0]/[0]) | WEJŚCIE | Wejście/wyjście danych DRAM ECC |
| FDDR_DQS_TMATCH_ECC_IN | IN | ECC FIFO w sygnale |
| FDDR_DQS_TMATCH_ECC_OUT | NA ZEWNĄTRZ | Sygnał wyjściowy ECC FIFO (tylko 32-bitowy) |
Notatka: Szerokości portów dla niektórych portów zmieniają się w zależności od wyboru szerokości PHY. Notacja „[a:0]/[b:0]/[c:0]” jest używana do oznaczenia takich portów, gdzie „[a:0]” odnosi się do szerokości portu, gdy wybrana jest 32-bitowa szerokość PHY , „[b:0]” odpowiada 16-bitowej szerokości PHY, a „[c:0]” odpowiada 8-bitowej szerokości PHY.
Interfejs magistrali AXI
Tabela 3-5 • Interfejs magistrali AXI
| Nazwa portu | Kierunek | Opis |
| AXI_S_AWGOTOWY | NA ZEWNĄTRZ | Wpisz adres gotowy |
| AXI_S_WREADY | NA ZEWNĄTRZ | Wpisz adres gotowy |
| AXI_S_BID[3:0] | NA ZEWNĄTRZ | Identyfikator odpowiedzi |
| AXI_S_BRESP[1:0] | NA ZEWNĄTRZ | Napisz odpowiedź |
| AXI_S_BVALID | NA ZEWNĄTRZ | Zapisz odpowiedź poprawną |
| AXI_S_ARREADY | NA ZEWNĄTRZ | Odczyt adresu gotowy |
| AXI_S_RID[3:0] | NA ZEWNĄTRZ | Przeczytaj identyfikator Tag |
| AXI_S_RRESP[1:0] | NA ZEWNĄTRZ | Przeczytaj odpowiedź |
| AXI_S_RDATA[63:0] | NA ZEWNĄTRZ | Przeczytaj dane |
| AXI_S_RLAST | NA ZEWNĄTRZ | Read Last – Ten sygnał wskazuje ostatni transfer w serii odczytu. |
| AXI_S_RVALID | NA ZEWNĄTRZ | Odczyt adresu ważny |
| AXI_S_AWID[3:0] | IN | Zapisz identyfikator adresu |
| AXI_S_AWADDR[31:0] | IN | Napisz adres |
| AXI_S_AWLEN[3:0] | IN | Długość wybuchu |
| AXI_S_AWSIZE[1:0] | IN | Rozmiar wybuchu |
| AXI_S_AWBURST[1:0] | IN | Typ wybuchu |
| AXI_S_AWLOCK[1:0] | IN | Typ blokady – ten sygnał dostarcza dodatkowych informacji o atomowej charakterystyce transferu. |
| AXI_S_AWVALID | IN | Wpisz adres poprawny |
| AXI_S_WID[3:0] | IN | Zapisz identyfikator danych tag |
| AXI_S_WDATA[63:0] | IN | Zapisz dane |
| AXI_S_WSTRB[7:0] | IN | Napisz stroboskopy |
| AXI_S_WLAST | IN | Napisz ostatni |
| AXI_S_WVALID | IN | Napisz poprawnie |
| AXI_S_BREADY | IN | Napisz gotowe |
| AXI_S_ARID[3:0] | IN | Przeczytaj identyfikator adresu |
| AXI_S_ARADDR[31:0] | IN | Przeczytaj adres |
| AXI_S_ARLEN[3:0] | IN | Długość wybuchu |
| AXI_S_ARSIZE[1:0] | IN | Rozmiar wybuchu |
| AXI_S_ARBURST[1:0] | IN | Typ wybuchu |
| AXI_S_ARLOCK[1:0] | IN | Typ zamka |
| AXI_S_ARVALID | IN | Odczyt adresu ważny |
| AXI_S_RREADY | IN | Odczyt adresu gotowy |
| Nazwa portu | Kierunek | Opis |
| AXI_S_CORE_RESET_N | IN | Globalny reset MDDR |
| AXI_S_RMW | IN | Wskazuje, czy wszystkie bajty ścieżki 64-bitowej są ważne dla wszystkich uderzeń transferu AXI.
|
Interfejs magistrali AHB0
Tabela 3-6 • Interfejs magistrali AHB0
| Nazwa portu | Kierunek | Opis |
| AHB0_S_HREADYOUT | NA ZEWNĄTRZ | AHBL slave gotowy – stan wysoki do zapisu oznacza, że urządzenie slave jest gotowe do przyjęcia danych, a stan wysoki do odczytu oznacza, że dane są prawidłowe. |
| AHB0_S_HRESP | NA ZEWNĄTRZ | Status odpowiedzi AHBL — Wysoki poziom na końcu transakcji wskazuje, że transakcja została zakończona z błędami. Niski poziom na końcu transakcji wskazuje, że transakcja zakończyła się pomyślnie. |
| AHB0_S_HRDATA[31:0] | NA ZEWNĄTRZ | Dane odczytu AHBL – Odczyt danych z urządzenia podrzędnego do urządzenia głównego |
| AHB0_S_HSEL | IN | Wybór urządzenia podrzędnego AHBL – po zaznaczeniu, urządzenie podrzędne jest aktualnie wybranym urządzeniem podrzędnym AHBL na magistrali AHB. |
| AHB0_S_HADDR[31:0] | IN | Adres AHBL – adres bajtowy na interfejsie AHBL |
| AHB0_S_HBURST[2:0] | IN | Długość wybuchu AHBL |
| AHB0_S_HSIZE[1:0] | IN | Rozmiar transferu AHBL – Wskazuje rozmiar bieżącego transferu (tylko transakcje 8/16/32 bajtów) |
| AHB0_S_HTRANS[1:0] | IN | Typ przelewu AHBL – Wskazuje typ przelewu bieżącej transakcji. |
| AHB0_S_HMASTLOCK | IN | Blokada AHBL – gdy jest aktywowana, bieżący przelew jest częścią zablokowanej transakcji. |
| AHB0_S_HWRITE | IN | Zapis AHBL – Stan wysoki wskazuje, że bieżąca transakcja jest zapisem. Gdy niski wskazuje, że bieżąca transakcja jest odczytem. |
| AHB0_S_HREADY | IN | AHBL gotowy – gdy jest wysoki, wskazuje, że urządzenie podrzędne jest gotowe do zaakceptowania nowej transakcji. |
| AHB0_S_HWDATA[31:0] | IN | Zapis danych AHBL – Zapis danych z urządzenia głównego do urządzenia podrzędnego |
Interfejs magistrali AHB1
Tabela 3-7 • Interfejs magistrali AHB1
| Nazwa portu | Kierunek | Opis |
| AHB1_S_HREADYOUT | NA ZEWNĄTRZ | Urządzenie podrzędne AHBL gotowe – stan wysoki do zapisu oznacza, że urządzenie podrzędne jest gotowe do przyjęcia danych, a stan wysoki do odczytu oznacza, że dane są prawidłowe. |
| AHB1_S_HRESP | NA ZEWNĄTRZ | Status odpowiedzi AHBL – stan wysoki na koniec transakcji wskazuje, że transakcja została zakończona z błędami. Kiedy poziom jest niski na koniec transakcji, wskazuje, że transakcja zakończyła się pomyślnie. |
| AHB1_S_HRDATA[31:0] | NA ZEWNĄTRZ | Dane odczytu AHBL – Odczyt danych z urządzenia podrzędnego do urządzenia głównego |
| AHB1_S_HSEL | IN | Wybór urządzenia podrzędnego AHBL – po zaznaczeniu, urządzenie podrzędne jest aktualnie wybranym urządzeniem podrzędnym AHBL na magistrali AHB. |
| AHB1_S_HADDR[31:0] | IN | Adres AHBL – adres bajtowy na interfejsie AHBL |
| AHB1_S_HBURST[2:0] | IN | Długość wybuchu AHBL |
| AHB1_S_HSIZE[1:0] | IN | Rozmiar transferu AHBL – wskazuje rozmiar bieżącego transferu (tylko transakcje 8/16/32 bajtów). |
| AHB1_S_HTRANS[1:0] | IN | Typ przelewu AHBL – Wskazuje typ przelewu bieżącej transakcji. |
| AHB1_S_HMASTLOCK | IN | Blokada AHBL – gdy jest aktywowana, bieżący przelew jest częścią zablokowanej transakcji. |
| AHB1_S_HWRITE | IN | Zapis AHBL – gdy jest wysoki, wskazuje, że bieżąca transakcja jest zapisem. Gdy jest niski, wskazuje, że bieżąca transakcja jest odczytem. |
| AHB1_S_HREADY | IN | AHBL gotowy – gdy jest wysoki, wskazuje, że urządzenie podrzędne jest gotowe do zaakceptowania nowej transakcji. |
| AHB1_S_HWDATA[31:0] | IN | Zapis danych AHBL – Zapis danych z urządzenia głównego do urządzenia podrzędnego |
Wsparcie produktu
Microsemi SoC Products Group wspiera swoje produkty różnymi usługami wsparcia, w tym obsługą klienta, centrum wsparcia technicznego klienta, a webwitryna internetowa, poczta elektroniczna i biura sprzedaży na całym świecie. Ten dodatek zawiera informacje na temat kontaktowania się z Microsemi SoC Products Group i korzystania z tych usług pomocy technicznej.
Obsługa klienta
Skontaktuj się z działem obsługi klienta, aby uzyskać nietechniczne wsparcie dotyczące produktu, takie jak wycena produktów, aktualizacje produktów, informacje o aktualizacjach, status zamówienia i autoryzacja.
Z Ameryki Północnej zadzwoń pod numer 800.262.1060
Z reszty świata zadzwoń pod numer 650.318.4460
Faks z dowolnego miejsca na świecie: 408.643.6913
Centrum wsparcia technicznego klienta
Microsemi SoC Products Group zatrudnia w Centrum Wsparcia Technicznego Klienta wysoko wykwalifikowanych inżynierów, którzy mogą pomóc odpowiedzieć na pytania dotyczące sprzętu, oprogramowania i projektowania dotyczące produktów Microsemi SoC. Centrum pomocy technicznej dla klientów spędza dużo czasu na tworzeniu notatek aplikacyjnych, odpowiedzi na często zadawane pytania dotyczące cyklu projektowania, dokumentacji znanych problemów i różnych często zadawanych pytań. Dlatego zanim się z nami skontaktujesz, odwiedź nasze zasoby online. Jest bardzo prawdopodobne, że odpowiedzieliśmy już na Twoje pytania.
Wsparcie techniczne
Odwiedź dział obsługi klienta webStrona (www.microsemi.com/soc/support/search/default.aspx) aby uzyskać więcej informacji i wsparcia. Wiele odpowiedzi dostępnych w wyszukiwarce web zasobu obejmują diagramy, ilustracje i łącza do innych zasobów w witrynie webstrona.
Webstrona
Możesz przeglądać różne informacje techniczne i nietechniczne na stronie głównej SoC pod adresem www.microsemi.com/soc.
Kontakt z Centrum Wsparcia Technicznego Klienta
Wysoko wykwalifikowani inżynierowie pracują w Centrum Wsparcia Technicznego. Z Centrum Wsparcia Technicznego można skontaktować się za pośrednictwem poczty elektronicznej lub za pośrednictwem Microsemi SoC Products Group webstrona.
Możesz przesyłać swoje pytania techniczne na nasz adres e-mail i otrzymywać odpowiedzi e-mailem, faksem lub telefonicznie. Ponadto, jeśli masz problemy z projektem, możesz wysłać swój projekt e-mailem files, aby otrzymać pomoc. Stale monitorujemy konto e-mail przez cały dzień. Wysyłając do nas prośbę, pamiętaj o podaniu imienia i nazwiska, nazwy firmy oraz danych kontaktowych w celu sprawnego przetworzenia prośby. Adres e-mail pomocy technicznej to soc_tech@microsemi.com.
Moje sprawy
Klienci Microsemi SoC Products Group mogą przesyłać i śledzić zgłoszenia techniczne online, przechodząc do Mojej Sprawy
Poza USA
Klienci potrzebujący pomocy poza strefami czasowymi USA mogą skontaktować się z pomocą techniczną za pośrednictwem poczty e-mail (soc_tech@microsemi.com) lub skontaktuj się z lokalnym biurem sprzedaży. Listę biur sprzedaży można znaleźć pod adresem www.microsemi.com/soc/company/contact/default.aspx.
Wsparcie techniczne ITAR
Aby uzyskać pomoc techniczną dotyczącą układów FPGA RH i RT, które są regulowane przez przepisy dotyczące międzynarodowego handlu bronią (ITAR), skontaktuj się z nami za pośrednictwem soc_tech_itar@microsemi.com. Ewentualnie w Moich sprawach wybierz Tak z listy rozwijanej ITAR. Pełną listę układów Microsemi FPGA podlegających przepisom ITAR można znaleźć w ITAR web strona.
Microsemi Corporation (NASDAQ: MSCC) oferuje kompleksowe portfolio rozwiązań półprzewodnikowych dla: lotnictwa, obronności i bezpieczeństwa; przedsiębiorczość i komunikacja; oraz rynków przemysłowych i alternatywnych źródeł energii. Produkty obejmują wysokowydajne i niezawodne urządzenia analogowe i RF, układy scalone sygnałów mieszanych i RF, konfigurowalne układy SoC, układy FPGA i kompletne podsystemy. Siedziba Microsemi znajduje się w Aliso Viejo w Kalifornii. Dowiedz się więcej na www.microsemi.com.
© 2014 Microsemi Corporation. Wszelkie prawa zastrzeżone. Microsemi i logo Microsemi są znakami towarowymi firmy Microsemi Corporation. Wszystkie inne znaki towarowe i znaki usługowe są własnością ich odpowiednich właścicieli.
Siedziba firmy Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
W USA: +1 949-380-6100
Obroty: +1 949-380-6136
Faks: +1 949-215-4996
Dokumenty / Zasoby
 |
Konfiguracja kontrolera Microsemi SmartFusion2 FPGA Fabric DDR [plik PDF] Instrukcja użytkownika SmartFusion2 Konfiguracja kontrolera FPGA Fabric DDR, SmartFusion2, Konfiguracja kontrolera FPGA Fabric DDR, Konfiguracja kontrolera |
