Kontrolery ALTERA DDR2 SDRAM

Ważne informacje

Kontrolery Altera® DDR, DDR2 i DDR3 SDRAM z ALTMEMPHY IP zapewniają uproszczone interfejsy do standardowych w branży pamięci DDR, DDR2 i DDR3 SDRAM. Megafunkcja ALTMEMPHY stanowi interfejs pomiędzy kontrolerem pamięci a urządzeniami pamięci i wykonuje operacje odczytu i zapisu w pamięci. Kontrolery DDR, DDR2 i DDR3 SDRAM z ALTMEMPHY IP działają w połączeniu z megafunkcją Altera ALTMEMPHY.
Kontrolery DDR i DDR2 SDRAM z megafunkcją ALTMEMPHY IP i ALTMEMPHY oferują interfejsy DDR i DDR2 SDRAM o pełnej lub połówkowej szybkości. Kontroler DDR3 SDRAM z megafunkcją ALTMEMPHY IP i ALTMEMPHY obsługuje interfejsy DDR3 SDRAM w trybie o połowę szybkości. Kontrolery DDR, DDR2 i DDR3 SDRAM z ALTMEMPHY IP oferują wysokowydajny kontroler II (HPC II), który zapewnia wysoką wydajność i zaawansowane funkcje. Rysunek 15–1 przedstawia diagram na poziomie systemu, zawierający przykładample na najwyższym poziomie file które tworzy dla Ciebie kontroler DDR, DDR2 lub DDR3 SDRAM z ALTMEMPHY IP.

Rysunek 15–1. Diagram na poziomie systemu

Uwaga do rysunku 15–1:
(1) Jeśli wybierzesz opcję Utwórz instancję DLL zewnętrznie, pętla z blokadą opóźnienia (DLL) zostanie utworzona poza megafunkcją ALTMEMPHY.

Menedżer wtyczek MegaWizard™ generuje plik example na najwyższym poziomie file, składający się z byłegoample oraz niestandardową wersję wysokowydajnego kontrolera DDR, DDR2 lub DDR3 SDRAM. Kontroler tworzy instancję megafunkcji ALTMEMPHY, która z kolei tworzy instancję pętli synchronizacji fazowej (PLL) i biblioteki DLL. Można także utworzyć instancję biblioteki DLL poza megafunkcją ALTMEMPHY, aby udostępnić bibliotekę DLL pomiędzy wieloma instancjami megafunkcji ALTMEMPHY. Nie można współdzielić PLL między wieloma instancjami megafunkcji ALTMEMPHY, ale można współdzielić niektóre wyjścia zegara PLL między tymi wieloma instancjami.

© 2012 Altera Corporation. Wszelkie prawa zastrzeżone. Słowa i logo ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS i STRATIX są znakami towarowymi firmy Altera Corporation i zarejestrowanymi w Urzędzie Patentów i Znaków Towarowych Stanów Zjednoczonych oraz w innych krajach. Wszystkie inne słowa i logo zidentyfikowane jako znaki towarowe lub znaki usługowe są własnością ich odpowiednich właścicieli zgodnie z opisem na stronie www.altera.com/common/legal.html. Altera gwarantuje działanie swoich produktów półprzewodnikowych zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją Altera, ale zastrzega sobie prawo do wprowadzania zmian we wszelkich produktach i usługach w dowolnym czasie i bez powiadomienia. Altera nie przyjmuje żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez Altera. Klientom firmy Altera zaleca się uzyskanie najnowszej wersji specyfikacji urządzenia przed poleganiem na opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi.

Byłyample na najwyższym poziomie file to w pełni funkcjonalny projekt, który można symulować, syntetyzować i używać na sprzęcie. Byłyample Driver to moduł autotestujący, który wydaje polecenia odczytu i zapisu do kontrolera i sprawdza odczytane dane pod kątem pozytywnego lub negatywnego wyniku oraz testuje kompletne sygnały.
Megafunkcja ALTMEMPHY tworzy ścieżkę danych pomiędzy urządzeniem pamięci a kontrolerem pamięci. Megafunkcja jest dostępna jako samodzielny produkt lub może być używana w połączeniu z wysokowydajnym kontrolerem pamięci Altera.
Używając megafunkcji ALTMEMPHY jako samodzielnego produktu, należy używać go z kontrolerami niestandardowymi lub kontrolerami innych firm.

W przypadku nowych projektów Altera zaleca stosowanie interfejsu pamięci zewnętrznej opartego na UniPHY, takiego jak kontrolery DDR2 i DDR3 SDRAM z UniPHY, QDR II i QDR II+ SRAM z UniPHY lub kontroler RLDRAM II z UniPHY.

Informacje o wydaniu

Tabela 15–1 zawiera informacje na temat tej wersji kontrolera DDR3 SDRAM z technologią ALTMEMPHY IP.

Tabela 15–1. Informacje o wydaniu

Przedmiot	Opis
Wersja	11.1
Data wydania	Listopad 2011
Kody do zamówień	IP-SDRAM/HPDDR (DDR SDRAM HPC) IP-SDRAM/HPDDR2 (DDR2 SDRAM HPC) IP-HPMCII (HPC II)
Identyfikatory produktów	00BE (SDRAM DDR) 00BF (SDRAM DDR2) 00C2 (SDRAM DDR3) 00CO (megafunkcja ALTMEMPHY)
vendor ID	6AF7

Altera sprawdza, czy aktualna wersja oprogramowania Quartus® II kompiluje poprzednią wersję każdej funkcji MegaCore. Informacje o wydaniu biblioteki MegaCore IP i errata zgłaszają wszelkie wyjątki od tej weryfikacji. Altera nie weryfikuje kompilacji z wersjami funkcji MegaCore starszymi niż jedno wydanie. Informacje na temat problemów z wysokowydajnym kontrolerem DDR, DDR2 lub DDR3 SDRAM i megafunkcją ALTMEMPHY w konkretnej wersji Quartus II można znaleźć w uwagach do wydania oprogramowania Quartus II.

Wsparcie rodziny urządzeń

Tabela 15–2 określa poziomy obsługi urządzeń dla rdzeni Altera IP.

Tabela 15–2. Poziomy obsługi urządzeń Altera IP Core

Rodziny urządzeń FPGA	Rodziny urządzeń HardCopy
Wsparcie wstępne—Rdzeń IP jest weryfikowany za pomocą wstępnych modeli taktowania dla tej rodziny urządzeń. Rdzeń IP spełnia wszystkie wymagania funkcjonalne, ale może nadal przechodzić analizę taktowania dla rodziny urządzeń. Można go stosować w projektach produkcyjnych z zachowaniem ostrożności.	Pomocnik HardCopy— Rdzeń IP jest weryfikowany za pomocą wstępnych modeli taktowania dla urządzenia towarzyszącego Hard Copy. Rdzeń IP spełnia wszystkie wymagania funkcjonalne, ale może nadal przechodzić analizę taktowania dla rodziny urządzeń HardCopy. Można go stosować w projektach produkcyjnych z zachowaniem ostrożności.
Ostateczne wsparcie—Rdzeń IP jest weryfikowany za pomocą ostatecznych modeli taktowania dla tej rodziny urządzeń. Rdzeń IP spełnia wszystkie wymagania funkcjonalne i czasowe dla rodziny urządzeń i może być stosowany w projektach produkcyjnych.	Kompilacja HardCopy— Rdzeń IP jest weryfikowany za pomocą ostatecznych modeli taktowania dla rodziny urządzeń HardCopy. Rdzeń IP spełnia wszystkie wymagania funkcjonalne i czasowe dla rodziny urządzeń i może być stosowany w projektach produkcyjnych.

Tabela 15-3 przedstawia poziom wsparcia oferowanego przez kontrolery DDR, DDR2 i DDR3 SDRAM z ALTMEMPHY IP dla rodzin urządzeń Altera.

Tabela 15–3. Wsparcie rodziny urządzeń

Rodzina urządzeń	Protokół
	DDR i DDR2	DDR3
Arria® GX	Finał	Brak wsparcia
Arria II GX	Finał	Finał
Cyklon® III	Finał	Brak wsparcia
Cyklon III LS	Finał	Brak wsparcia
Cyklon IV E	Finał	Brak wsparcia
Cyklon IV GX	Finał	Brak wsparcia
Wersja papierowa II	Zobacz stronę Co nowego w Altera IP Altery webstrona.	Brak wsparcia
Stratix® II	Finał	Brak wsparcia
Stratix II GX	Finał	Brak wsparcia
Inne rodziny urządzeń	Brak wsparcia	Brak wsparcia

Cechy

Megafunkcja ALTMEMPHY

Tabela 15–4 podsumowuje obsługę kluczowych funkcji przez megafunkcję ALTMEMPHY.

Tabela 15–4. Obsługa funkcji megafunkcyjnych ALTMEMPHY

Funkcja	DDR i DDR2	DDR3
Obsługa interfejsu Altera PHY (AFI) na wszystkich obsługiwanych urządzeniach.	✓	✓
Zautomatyzowana kalibracja wstępna eliminująca skomplikowane obliczenia czasu odczytu danych.	✓	✓
Tomtage i śledzenie temperatury (VT), które gwarantuje maksymalną stabilną wydajność dla interfejsów SDRAM DDR, DDR2 i DDR3.	✓	✓
Niezależna ścieżka danych, która sprawia, że ​​połączenie z kontrolerem Altera lub kontrolerem strony trzeciej jest niezależne od krytycznych ścieżek czasowych.	✓	✓
Interfejs o pełnej szybkości	✓	—
Interfejs za połowę stawki	✓	✓
Łatwy w obsłudze edytor parametrów	✓	✓

Ponadto megafunkcja ALTMEMPHY obsługuje komponenty DDR3 SDRAM bez poziomowania:

• Megafunkcja ALTMEMPHY obsługuje komponenty DDR3 SDRAM bez poziomowania dla urządzeń Arria II GX wykorzystujących topologię T dla zegara, adresu i magistrali poleceń:
  • Obsługuje wybór wielu żetonów.
• PHY DDR3 SDRAM bez poziomowania fMAX wynosi 400 MHz dla wyboru pojedynczego chipa.
• Brak obsługi pinów maski danych (DM) dla modułów DIMM ×4 DDR3 SDRAM lub komponentów, dlatego w przypadku korzystania z urządzeń ×4 wybierz opcję Nie dla pinów Drive DM z FPGA.
• Megafunkcja ALTMEMPHY obsługuje tylko interfejsy DDR3 SDRAM o połówkowej szybkości.

Kontroler o wysokiej wydajności II

Tabela 15–5 podsumowuje obsługę kluczowych funkcji pamięci DDR, DDR2 i DDR3 SDRAM HPC II.

Tabela 15–5. Obsługa funkcji (część 1 z 2)

Funkcja	DDR i DDR2	DDR3
Kontroler połówkowy	✓	✓
Wsparcie dla AFI ALTMEMPHY	✓	✓
Obsługa lokalnego interfejsu Avalon®Memory Mapped (Avalon-MM).	✓	✓

Tabela 15–5. Obsługa funkcji (część 2 z 2)

Funkcja	DDR i DDR2	DDR3
Konfigurowalne zarządzanie bankiem z wyprzedzeniem z możliwością odczytu i zapisu w określonej kolejności	✓	✓
Opóźnienie addytywne	✓	✓
Obsługa dowolnej długości serii Avalon	✓	✓
Wbudowany elastyczny adapter impulsów pamięci	✓	✓
Konfigurowalne mapowania adresów lokalnych na pamięć	✓	✓
Opcjonalna konfiguracja w czasie wykonywania ustawień rejestru rozmiaru i trybu oraz taktowania pamięci	✓	✓
Częściowe samoodświeżanie tablicy (PASR)	✓	✓
Obsługa standardowych urządzeń DDR3 SDRAM	✓	✓
Opcjonalna obsługa polecenia automatycznego odświeżania	✓	✓
Opcjonalna obsługa sterowanego przez użytkownika polecenia wyłączenia	✓	✓
Opcjonalna obsługa polecenia automatycznego wyłączenia z programowalnym limitem czasu	✓	✓
Opcjonalna obsługa poleceń automatycznego wstępnego ładowania odczytu i automatycznego wstępnego ładowania zapisu	✓	✓
Opcjonalna obsługa odświeżania kontrolera użytkownika	✓	✓
Opcjonalne współdzielenie zegara wielu kontrolerów w SOPC Builder Flow	✓	✓
Zintegrowana funkcja kodowania korekcji błędów (ECC) 72-bitowa	✓	✓
Zintegrowana funkcja ECC, 16, 24 i 40-bitowa	✓	✓
Obsługa zapisu częściowego słowa z opcjonalną automatyczną korekcją błędów	✓	✓
Gotowy kreator SOPC
Wsparcie dla oceny OpenCore Plus	✓	✓
Funkcjonalne modele symulacyjne IP do użytku w symulatorze VHDL i Verilog HDL obsługiwanym przez Altera	✓	✓

Uwagi do tabeli 15–5:

1. HPC II obsługuje addytywne wartości opóźnienia większe lub równe tRCD-1 w jednostce cyklu zegara (tCK).
2. Ta funkcja nie jest obsługiwana w przypadku pamięci DDR3 SDRAM z funkcją poziomowania.

Nieobsługiwane funkcje

Tabela 15–6 podsumowuje nieobsługiwane funkcje interfejsów pamięci zewnętrznej opartej na technologii ALTMEMPHY firmy Altera.

Tabela 15–6. Nieobsługiwane funkcje

Protokół pamięci	Nieobsługiwana funkcja
SDRAMy DDR i DDR2	Symulacja czasu
	Długość serii 2
	Częściowy impuls i niewyrównany impuls w trybie ECC i innym niż ECC, gdy piny DM są wyłączone
Pamięć DDR3 SDRAM	Symulacja czasu
	Częściowy impuls i niewyrównany impuls w trybie ECC i innym niż ECC, gdy piny DM są wyłączone
	Stratix III i Stratix IV
	Obsługa DIMMów
	Interfejsy o pełnej szybkości

Weryfikacja MegaCore

Altera przeprowadza obszerne, losowe, ukierunkowane testy z pokryciem testów funkcjonalnych, używając standardowych modeli Denali, aby zapewnić funkcjonalność kontrolerów SDRAM DDR, DDR2 i DDR3 z ALTMEMPHY IP.

Wykorzystanie zasobów

W tej sekcji przedstawiono typowe informacje o wykorzystaniu zasobów dla kontrolerów pamięci zewnętrznej z funkcją ALTMEMPHY dla obsługiwanych rodzin urządzeń. Informacje te mają charakter wyłącznie informacyjny; w celu uzyskania dokładnych danych o wykorzystaniu zasobów należy wygenerować swój rdzeń IP i zapoznać się z raportami generowanymi przez oprogramowanie Quartus II.
Tabela 15–7 przedstawia dane dotyczące wykorzystania zasobów dla megafunkcji ALTMEMPHY i wysokowydajnego kontrolera DDR3 II dla urządzeń Arria II GX.

Tabela 15–7. Wykorzystanie zasobów w urządzeniach Arria II GX (część 1 z 2)

Protokół	Pamięć Szerokość (w bitach)	Kombinowane ALUTY	Logika Rejestry	Pamięć ALUTy	M9K Bloki	M144K Bloki	Memor y (Bity)
Kontroler
DDR3 (połowa stawki)	8	1,883	1,505	10	2	0	4,352
	16	1,893	1,505	10	4	0	8,704
	64	1,946	1,521	18	15	0	34,560
	72	1,950	1,505	10	17	0	39,168

Tabela 15–7. Wykorzystanie zasobów w urządzeniach Arria II GX (część 2 z 2)

Protokół	Pamięć Szerokość (w bitach)	Kombinowane ALUTY	Logika Rejestry	Pamięć ALUTy	M9K Bloki	M144K Bloki	Memor y (Bity)
Kontroler + FIZ
DDR3 (połowa stawki)	8	3,389	2,760	12	4	0	4,672
	16	3,457	2,856	12	7	0	9,280
	64	3,793	3,696	20	24	0	36,672
	72	3,878	3,818	12	26	0	41,536

Tabela 15–8 przedstawia dane dotyczące wykorzystania zasobów dla wysokowydajnego kontrolera i kontrolera DDR2 oraz warstwy PHY dla konfiguracji z połowiczną i pełną szybkością dla urządzeń Arria II GX.

Tabela 15–8. Wykorzystanie zasobów DDR2 w urządzeniach Arria II GX

Protokół	Pamięć Szerokość (w bitach)	Kombinowane ALUTY	Logika Rejestry	Pamięć ALUTy	M9K Bloki	M144K Bloki	Pamięć (Bity)
Kontroler
DDR2 (połowa stawki)	8	1,971	1,547	10	2	0	4,352
	16	1,973	1,547	10	4	0	8,704
	64	2,028	1,563	18	15	0	34,560
	72	2,044	1,547	10	17	0	39,168
DDR2 (pełna stawka)	8	2,007	1,565	10	2	0	2,176
	16	2,013	1,565	10	2	0	4,352
	64	2,022	1,565	10	8	0	17,408
	72	2,025	1,565	10	9	0	19,584
Kontroler + FIZ
DDR2 (połowa stawki)	8	3,481	2,722	12	4	0	4,672
	16	3,545	2,862	12	7	0	9,280
	64	3,891	3,704	20	24	0	36,672
	72	3,984	3,827	12	26	0	41,536
DDR2 (pełna stawka)	8	3,337	2,568	29	2	0	2,176
	16	3,356	2,558	11	4	0	4,928
	64	3,423	2,836	31	12	0	19,200
	72	3,445	2,827	11	14	0	21,952

Tabela 15–9 przedstawia dane dotyczące wykorzystania zasobów dla wysokowydajnego kontrolera i kontrolera DDR2 oraz warstwy PHY dla konfiguracji z połowiczną i pełną szybkością dla urządzeń Cyclone III.

Tabela 15–9. Wykorzystanie zasobów DDR2 w urządzeniach Cyclone III

Protokół	Pamięć Szerokość (w bitach)	Logika Rejestry	Komórki logiczne	Bloki M9K	Pamięć (Bity)
Kontroler
DDR2 (połowa stawki)	8	1,513	3,015	4	4,464
	16	1,513	3,034	6	8,816
	64	1,513	3,082	18	34,928
	72	1,513	3,076	19	39,280
DDR2 (pełna stawka)	8	1,531	3,059	4	2,288
	16	1,531	3,108	4	4,464
	64	1,531	3,134	10	17,520
	72	1,531	3,119	11	19,696
Kontroler + FIZ
DDR2 (połowa stawki)	8	2,737	5,131	6	4,784
	16	2,915	5,351	9	9,392
	64	3,969	6,564	27	37,040
	72	4,143	6,786	28	41,648
DDR2 (pełna stawka)	8	2,418	4,763	6	2,576
	16	2,499	4,919	6	5,008
	64	2,957	5,505	15	19,600
	72	3,034	5,608	16	22,032

Wymagania systemowe

Kontroler DDR3 SDRAM z ALTMEMPHY IP jest częścią biblioteki MegaCore IP, która jest dystrybuowana wraz z oprogramowaniem Quartus II i można ją pobrać ze strony Altera webstrona, www.altera.com.

Wymagania systemowe i instrukcje instalacji można znaleźć w części Instalacja i licencjonowanie oprogramowania Altera.

Instalacja i licencjonowanie

Rysunek 15–2 przedstawia strukturę katalogów po zainstalowaniu kontrolera DDR3 SDRAM z ALTMEMPHY IP, gdzie to katalog instalacyjny. Domyślny katalog instalacyjny w systemie Windows to c:\altera\ ; w systemie Linux jest to /opt/altera .

Rysunek 15–2. Struktura katalogów

Licencji na funkcję MegaCore potrzebujesz tylko wtedy, gdy jesteś w pełni usatysfakcjonowany jej funkcjonalnością i wydajnością oraz chcesz wprowadzić swój projekt do produkcji.
Aby korzystać z pamięci DDR3 SDRAM HPC, możesz poprosić o licencję file z Altery web miejsce na www.altera.com/licensing i zainstaluj go na swoim komputerze. Kiedy prosisz o licencję file, Altera prześle Ci e-mailem plik licencji.dat file. Jeśli nie masz dostępu do Internetu, skontaktuj się z lokalnym przedstawicielem.
Aby skorzystać z pamięci DDR3 SDRAM HPC II, skontaktuj się z lokalnym przedstawicielem handlowym w celu zamówienia licencji.

Bezpłatna ocena

Funkcja ewaluacyjna OpenCore Plus firmy Altera ma zastosowanie wyłącznie do pamięci DDR3 SDRAM HPC. Dzięki funkcji ewaluacyjnej OpenCore Plus możesz wykonać następujące czynności:

• Symuluj zachowanie megafunkcji (funkcja Altera MegaCore lub AMPmegafunkcja PSM) w Twoim systemie.
• Szybko i łatwo zweryfikuj funkcjonalność swojego projektu, a także oceń jego wielkość i szybkość.
• Generuj ograniczone czasowo programowanie urządzenia files dla projektów zawierających funkcje MegaCore.
• Zaprogramuj urządzenie i zweryfikuj swój projekt sprzętowo.

Licencję na megafunkcję musisz zakupić tylko wtedy, gdy jesteś w pełni usatysfakcjonowany jej funkcjonalnością i wydajnością oraz chcesz wprowadzić swój projekt do produkcji.

Zachowanie związane z przekroczeniem limitu czasu OpenCore Plus

Ocena sprzętu OpenCore Plus może obsługiwać następujące dwa tryby działania:

• Swobodny — projekt działa przez ograniczony czas
• Tethered — wymaga połączenia między tablicą a komputerem hostem. Jeśli tryb tethered jest obsługiwany przez wszystkie megafunkcje w projekcie, urządzenie może działać dłużej lub w nieskończoność

Wszystkie megafunkcje w urządzeniu przekroczą limit czasu jednocześnie, gdy osiągnięty zostanie najbardziej restrykcyjny czas oceny. Jeżeli w projekcie występuje więcej niż jedna megafunkcja, zachowanie określonej megafunkcji w przypadku przekroczenia limitu czasu może zostać zamaskowane przez zachowanie innych megafunkcji w przypadku przekroczenia limitu czasu.

W przypadku funkcji MegaCore limit czasu swobodnego działania wynosi 1 godzinę; wartość limitu czasu tetheringu jest nieokreślona.

Twój projekt przestaje działać po upływie czasu oceny sprzętu i wyjściu local_ready spada na niski poziom.

Historia rewizji dokumentu

Tabela 15–10 przedstawia historię wersji tego dokumentu.

Tabela 15–10. Historia wersji dokumentu

Data	Wersja	Zmiany
Listopad 2012	1.2	Zmieniono numer rozdziału z 13 na 15.
Czerwiec 2012	1.1	Dodano ikonę opinii.
Listopad 2011	1.0	Połączone informacje o wydaniu, obsługa rodzin urządzeń, lista funkcji i lista nieobsługiwanych funkcji dla pamięci DDR, DDR2 i DDR3.

Dokumenty / Zasoby

Kontrolery ALTERA DDR2 SDRAM [plik PDF] Instrukcje Kontrolery DDR2 SDRAM, DDR2, Kontrolery SDRAM, Kontrolery

Odniesienia

• Instrukcja obsługi